Cerca risultati: tag:"hdl-coder" - MATLAB Answers

899 questions found in Answers

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Connect AXI4 Master to multiple slaves

Richiesto da John il 26 Nov 2025 alle 18:47

Code Generation HDL Coder HDL Coder Supported Hardware Xilinx Zynq Platform

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Autogenerated VHDL for FPGA - In - The Loop DUT I/O Issue "** HDL Parser Error: line XX: near "vector_of_std_logic_vector32", found unsupported data-type "vector_of_std_logic_vector32""

Richiesto da Smattacus il 16 Mar 2018

Ultime attività Risposto da Priyanka il 26 Nov 2025 alle 8:47

Code Generation HDL Verifier FPGA Debug FPGA-in-the-Loop

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Errors when using HDL coder

Richiesto da Xiaotong il 24 Nov 2025 alle 6:32

Ultime attività Commentato da Xiaotong il 26 Nov 2025 alle 1:28

Code Generation

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How to disable clockdriver logic and clr port (automatic added) in generated vhdl code?

Richiesto da Poorren il 14 Set 2023

Ultime attività Commentato da Rud il 19 Nov 2025 alle 16:14

Code Generation HDL Coder HDL Coder Supported Hardware Xilinx Zynq Platform

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Try to create Vivado project with HDL coder

Richiesto da hovav dimri il 30 Ago 2023

Ultime attività Commentato da Wang Chen il 13 Nov 2025 alle 20:57

Code Generation HDL Coder HDL Coder Supported Hardware AMD FPGA and SoC Devices

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run Simscape HDL Workflow Advisor from script

Richiesto da Marco Thommen il 28 Feb 2022

Ultime attività Modificato da Kiran Kintali il 12 Nov 2025 alle 16:29

Code Generation HDL Coder HDL Code Generation from Simulink Model and Architecture Design Simscape Hardware-in-the-Loop Workflow

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generated HDL code failing in cadence AMS

Richiesto da Rezim il 6 Nov 2025 alle 4:36

Ultime attività Risposto da Kiran Kintali il 6 Nov 2025 alle 19:04

Code Generation

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HDL Coder Error when converting AXI4 interface with different data rates

Richiesto da John il 4 Nov 2025 alle 17:04

Ultime attività Commentato da John il 5 Nov 2025 alle 15:55

Risposta accettata da Wang Chen

Code Generation HDL Coder HDL Code Generation from MATLAB Speed and Area Optimization

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HDL Coder doesn't complete Testbench Generation

Richiesto da albs975 il 20 Ott 2025

Ultime attività Commentato da albs975 il 3 Nov 2025 alle 7:21

Risposta accettata da BA

Code Generation HDL Coder HDL Code Generation from MATLAB Speed and Area Optimization

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Ultra RAM on True Dual Port RAM

Richiesto da Nick il 23 Dic 2024

Ultime attività Commentato da Kiran Kintali il 1 Nov 2025 alle 13:15

Risposta accettata da Kiran Kintali

Code Generation HDL Coder HDL Code Generation from MATLAB Speed and Area Optimization

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How can I force HDL Coder to use DSP48 slices?

Richiesto da Daniel il 26 Apr 2018

Ultime attività Modificato da Kiran Kintali il 22 Ott 2025

Code Generation HDL Coder HDL Code Generation from Simulink Speed and Area Optimization Speed Optimization

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Import VHDL in simulink

Richiesto da MEHN Gildas il 4 Dic 2018

Ultime attività Modificato da Kiran Kintali il 22 Ott 2025

Code Generation HDL Verifier Algorithm Verification Simulink Cosimulation

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AXI4 Master Read SDRAM

Richiesto da John il 6 Ott 2025

Ultime attività Commentato da John il 16 Ott 2025

Risposta accettata da Umar

FPGA, ASIC, and SoC Development SoC Blockset System on Chip (SoC)

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HDL coder generate code from Matlab vs Simulink

Richiesto da Xiaotong il 13 Ott 2025

Ultime attività Risposto da Umar il 13 Ott 2025

Risposta accettata da Umar

Code Generation

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HDL workflow adivsor fails to generate model while using stateflow

Richiesto da Mohd il 3 Ott 2025

Ultime attività Modificato da BA il 8 Ott 2025

Risposta accettata da BA

Code Generation

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Which versions of Vivado are supported with which release of HDL Coder?

Richiesto da MathWorks Support Team il 16 Apr 2020

Ultime attività Modificato da MathWorks Support Team il 29 Set 2025

Risposta accettata da MathWorks Support Team

Code Generation HDL Coder Get Started with HDL Coder

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Sine and Cosine HDL Optimised Block

Richiesto da Bikki il 23 Set 2025

Ultime attività Risposto da Kiran Kintali il 23 Set 2025

Code Generation

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Error when using multiple AXI stream interfaces: The specified key is not present in this container

Richiesto da Alex Alex il 5 Mar 2024

Ultime attività Commentato da Martin Ryba il 22 Set 2025

Code Generation HDL Coder HDL Coder Supported Hardware Xilinx Zynq Platform

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Regarding HDL_Coder license

Richiesto da Advaith il 19 Set 2025

Ultime attività Risposto da Kiran Kintali il 19 Set 2025

Code Generation

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Why is HDL coder not available for home license?

Richiesto da Alexander Gascoigne il 31 Mar 2017

Ultime attività Modificato da Nitesh Suryavanshi il 18 Set 2025

Code Generation HDL Coder Targeting FPGA & SoC Hardware

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Why does the data capture waveform appear discontinuous?

Richiesto da 덕용 il 3 Set 2025

Ultime attività Spostato da Angelo Yeo il 10 Set 2025

Risposta accettata da 덕용

Code Generation HDL Coder HDL Coder Supported Hardware Xilinx Zynq Platform

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Unable to fit HDL coder design into FPGA

Richiesto da John il 3 Set 2025

Ultime attività Commentato da Umar il 6 Set 2025

Risposta accettata da Umar

Code Generation HDL Coder HDL Code Generation from Simulink Speed and Area Optimization Speed Optimization

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Issues with Device Tree Compilation and FPGA Data Capture on ZedBoard

Richiesto da 덕용 il 29 Ago 2025

Ultime attività Commentato da 덕용 il 5 Set 2025

Code Generation HDL Coder HDL Coder Supported Hardware Xilinx Zynq Platform

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HDL Coder FPGA resources report

Richiesto da Abel il 14 Ago 2024

Ultime attività Commentato da Nhat il 24 Ago 2025

Risposta accettata da Sahas

Code Generation HDL Coder HDL Coder Supported Hardware Speedgoat FPGA I/O Modules

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Can't find Generate HDL option in filterDesigner Toolbox in MATLAB 2024a

Richiesto da jialu il 12 Ago 2025

Ultime attività Commentato da Bharath Venkataraman il 21 Ago 2025

Signal Processing DSP System Toolbox Code Generation HDL Code Generation

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Custom Linux build issues

Richiesto da Malik Sharif il 31 Lug 2025

Ultime attività Risposto da Sai il 17 Ago 2025

Code Generation HDL Coder HDL Coder Supported Hardware Xilinx Zynq Platform

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Issues with HDL coder IFFT/FFT Processing with 4x1 Vectors and Data Reordering

Richiesto da Jina il 10 Apr 2025

Ultime attività Risposto da Adit il 7 Ago 2025

Signal Processing DSP System Toolbox Transforms and Spectral Analysis Transforms

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Discrepancy between Simulink and hdl code behaviour

Richiesto da Gary il 31 Lug 2025

Ultime attività Commentato da Gary il 7 Ago 2025

Code Generation HDL Coder HDL Coder Supported Hardware Xilinx Zynq Platform

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How can I connect multiple AXI DMAs to a reference design in HDL Coder?

Richiesto da MathWorks Support Team il 30 Giu 2025

Ultime attività Risposto da MathWorks Support Team il 24 Lug 2025

Risposta accettata da MathWorks Support Team

Code Generation HDL Coder HDL Coder Supported Hardware Xilinx Zynq Platform

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Getting Error while using HDL Coder

Richiesto da Ashwani il 23 Giu 2025

Ultime attività Commentato da Harald il 23 Lug 2025

FPGA, ASIC, and SoC Development

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5 visualizzazioni

FIL Block Output Differs from Expected Value

Richiesto da Rito Sakima il 10 Lug 2025

Ultime attività Risposto da Rito Sakima il 23 Lug 2025

Code Generation HDL Verifier FPGA Debug FPGA-in-the-Loop

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i want to implement 5G NR OFDM system in verilog code using HDL coder

Richiesto da Shubh il 15 Lug 2025

Ultime attività Risposto da Kiran Kintali il 16 Lug 2025

Code Generation

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Why do I get the error message "Run 'impl_1' has not been launched. Unable to open" when using HDL Coder, HDL Verifier or SoC Blockset?

Richiesto da MathWorks Support Team il 17 Giu 2019

Ultime attività Modificato da MathWorks Support Team il 9 Lug 2025

Risposta accettata da MathWorks Support Team

Code Generation HDL Coder HDL Coder Supported Hardware AMD FPGA and SoC Devices

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¿Thermal Networks compatible with HDL coder?

Richiesto da JUAN FREDESVINDO RAMOS DELGADO il 19 Ago 2024

Ultime attività Risposto da Sabin il 4 Lug 2025

Physical Modeling Simscape Electrical

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Is it feasible to implement a Stanley Controller in FPGA using Simulink and HDL Coder?

Richiesto da Eden il 11 Apr 2025

Ultime attività Risposto da Vidhi Agarwal il 2 Lug 2025

Code Generation HDL Coder Get Started with HDL Coder

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10 visualizzazioni

How do I add multiple AXI4-Stream Interfaces to an IP Core generated by HDL Coder?

Richiesto da MathWorks Support Team il 4 Apr 2019

Ultime attività Modificato da MathWorks Support Team il 27 Giu 2025

Risposta accettata da MathWorks Support Team

Code Generation Embedded Coder Deployment, Integration, and Supported Hardware Embedded Coder Supported Hardware Intel SoC Devices

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Does SoC Builder do build optimizations, can I see the resources mapping and can I change it?

Richiesto da Sergei il 20 Giu 2025

Ultime attività Modificato da Sergei il 26 Giu 2025

Risposta accettata da Chandra Adusumalli

Code Generation HDL Coder HDL Coder Supported Hardware Intel SoC Devices

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Found unsupported division expression for HDL code generation; Signed input data type is not supported for division with Floor RoundMode, at Function 'mod'

Richiesto da Dumitra il 20 Giu 2025

Ultime attività Commentato da Dumitra il 23 Giu 2025

Code Generation

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SoC Builder Error: The specified key is not present in this container.

Richiesto da Vu Hoang Thang Chau il 11 Dic 2023

Ultime attività Modificato da Sergei il 20 Giu 2025

Code Generation

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Question About Tracking Loop Update Rate in GPS L1 HDL Receiver Example

Richiesto da Sher il 11 Giu 2025

Ultime attività Commentato da Shashikanth Bonamonu il 16 Giu 2025

Signal Processing DSP System Toolbox Transforms and Spectral Analysis Transforms

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How to Implement Configurable Sequence Reordering with N-Way Parallel Outputs Using HDL Coder?

Richiesto da Matthew il 12 Mag 2025

Ultime attività Modificato da Bharath Venkataraman il 3 Giu 2025

FPGA, ASIC, and SoC Development

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Unable to set Synthesis Attribute on Entity using hdlset_param

Richiesto da ssourasinth il 30 Mag 2025

Ultime attività Modificato da Kiran Kintali il 3 Giu 2025

Code Generation

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Deep Learning HDL Toolbox with CycloneV SoC board

Richiesto da Rubén il 13 Mag 2025

Ultime attività Risposto da Kiran Kintali il 27 Mag 2025

Code Generation HDL Coder Targeting FPGA & SoC Hardware

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How to modify the input ports of the CCSDS LDPC decoder and reduce its BRAM resource consumption

Richiesto da 玉杰 il 27 Apr 2025

Ultime attività Commentato da 玉杰 il 8 Mag 2025

Risposta accettata da Kranti Balaga

FPGA, ASIC, and SoC Development Wireless HDL Toolbox HDL-Optimized System Design

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FIL Simulation Failure on Xilinx ZU19EG: "Did not receive version information" Error (MATLAB 2024b + Vivado 2021.2)

Richiesto da Matthew il 13 Apr 2025

Ultime attività Commentato da Matthew il 16 Apr 2025

Code Generation HDL Coder Targeting FPGA & SoC Hardware

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HDL Coder with Custom IP Core

Richiesto da John il 2 Apr 2025

Ultime attività Commentato da John il 10 Apr 2025

Risposta accettata da Sahas

Code Generation HDL Coder HDL Coder Supported Hardware Xilinx Zynq Platform

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Read AXI4 address locations from Simulink

Richiesto da John il 14 Mar 2025

Ultime attività Commentato da John il 10 Apr 2025

Risposta accettata da Sahas

Code Generation Embedded Coder Deployment, Integration, and Supported Hardware Embedded Coder Supported Hardware Texas Instruments C2000 Processors

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Difference in resource utilization using HDL Coder

Richiesto da Achala G il 1 Apr 2025

Ultime attività Risposto da Sahas il 9 Apr 2025

Code Generation HDL Coder HDL Coder Supported Hardware Xilinx Zynq Platform

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data synchronization between two control blocks in simulink

Richiesto da Gary il 1 Mag 2024

Ultime attività Risposto da Rahul il 8 Apr 2025

Code Generation

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Clarification on Simulink Sample Rate vs HDL Coder Target Frequency

Richiesto da Jina il 4 Apr 2025

Ultime attività Commentato da Jina il 7 Apr 2025

Risposta accettata da Sahas

Code Generation HDL Coder HDL Coder Supported Hardware Xilinx Zynq Platform

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